Verilog module 선언부 작성스타일(syntax)

이전 글중에서 module 선언부에 대한 작성스타일에 대해 언급한 적이 있다. 이에 대해서 조금 더 찾아보니, 두가지 방식의 스타일이 있었고, verilog가 발전해 오는 과정에서 작성스타일이 변화한 것으로 알려져 있다.

1. Verilog-1995 syntax

module adder(A, B, Cout, Sum)l
    input [3:0] A;
    input [3:0] B;
    output      cout;
    output [3:0] sum;

2. ANSI(American National Standard institutional) C Style Verilog-2001 syntax

module adder (input [3:0] A,
              input [3:0] B,
              output      cout,
              output [3:0] sum);

이렇게 두가지 스타일이 있으며 2번이 더 나중에 작성된 방식이라 할 수 있겠다. 이외에도 더 다양한 syntax가 있는 것으로 알려져 있다.

물론 현재에는 Systemverilog로 통합되며, 실무에서는 이와 다른 방식의 작성스타일을 갖는다고 알려져 있다. 즉, 회사마다, 개발자마다 모두 다른 스타일 일수 있으니, 꼭 예제의 코드 작성방식이 정답이라고 생각할 필요는 없겠으며, 어떤 방식으로 쓰여있어도, 코드를 해석하는 능력을 기를 수 있도록 하자.

강의를 들으며 작성 스타일이 혼동 될 수는 있겠지만, 코드를 잘 해석해서, 작성 스타일에 관계없이 익힐 수 있도록 하자.