공학이야기

이제 Verilog 문법을 모두 안다고 가정한 상태에서 여러가지 모듈들을 실습을 통해 만들어보도록 하자. 가장 먼저 해야할 것은 시뮬레이션을 돌리는 것인데, 만들어낸 verilog 코드를 테스트벤치를 통해 시뮬레이션을 한 후 회로를 합성하게 된다. 즉, 시뮬레이터와 합성기 이렇게 두가지 프로그램이 필요한데, 이번 글에서는 intel사에서 제공하고 있는 quartus를 활용하여 시뮬레이터를 먼저 설치해보도록 하겠다. 이 quartus를 설치하면 Modelsim 과 Quartums가 설치되는데, 여기서 Modelsim이 시뮬레이터 역할을 하게 된다 1. 설치링크 https://www.intel.com/content/www/us/en/software-kit/660907/intel-quartus-prime-li..

이번 글에서는 지난 글에서 이어서 구조적 모델링에 대해서 계속해서 알아보도록 하겠다. 이번 글에서는 parameter에 대해서 소개할 텐데, parameter은 SW에서 변수 역할을 하는 것과 비슷하다고 생각하면 되겠다. 회로 합성에 영향을 미치지 않지만, 코드 속에서 일정한 값을 배정받아 사용할 수 있도록 하는 것이다. parameter은 variable, net 범주에 속하지 않고, 모듈이 인스턴스 될때마다 값을 변경시킬 수 있다. 보통 비트수를 parameter로 선언하면, 어떤 기능을 하는 모듈을 만들때, 비트수를 자유롭게 조절해서 만들 수 있다는 장점이 있다. 예를 들어 가산기가 있다면, parameter 조절을 통해 1비트 가산기 혹은 4비트 가산기, 24비트 가산기 등등 를 자유자재로 par..

이전 글중에서 module 선언부에 대한 작성스타일에 대해 언급한 적이 있다. 이에 대해서 조금 더 찾아보니, 두가지 방식의 스타일이 있었고, verilog가 발전해 오는 과정에서 작성스타일이 변화한 것으로 알려져 있다. 1. Verilog-1995 syntax module adder(A, B, Cout, Sum)l input [3:0] A; input [3:0] B; output cout; output [3:0] sum; 2. ANSI(American National Standard institutional) C Style Verilog-2001 syntax module adder (input [3:0] A, input [3:0] B, output cout, output [3:0] sum); 이렇게 두..

이제 실제 설계 구현단계에 들어가보도록 하자. 1. 모듈선언방식 앞선 글에서는 모듈 선언 방식은 다음과 같이 선언하였다. module test(a,b); input [1:0] a; output [1:0] b; reg [1:0] b; 이러한 모듈 선언은 다음과 같이도 선언이 가능하다. module test(input [1:0] a, output [1:0] b, reg [1:0] b); 앞에서의 모듈 선언은 선언부에 먼저 포트를 선언 하고 그 뒤에서 포트의 형식을 결정했다면, 두번째 모듈 선언 방식은 모듈 선언과 함께 포트목록을 함께 작성하는 방식을 의미한다. 두 방식 모두 가능하며, 설계자의 스타일에 따라 달라질 수 있다. (학교에서는 두번째 스타일을 선호하는 것 같았다.) 2. 구조적모델링-모듈을 인스턴..

verilog 에서는 몇가지 반복문을 제공하고 있다. forever, repeat, while, for 이렇게 4가지이다. for와 while은 c언어를 알고 있다면 익숙하겠지만, forever과 repeat는 새롭게 배우는 사람이 더 많을 것이다. 오늘 글에서는 이 4가지 반복문에 대해서 아랑보도록 한다. 1. repeat문 repeat문은 반복할 횟수를 정한 상황에서 사용하는 반복문이 되겠다. 예제가 조금 어려울 순 있지만, shift-add방식의 승산기에서 사용되는 repeat 문을 살펴보도록 하겠다. module multiplier(opa, opb, result); parameter SIZE = 8, Longsize = 2*SIZE; //파라미터 선언, 코드상에서 상수 input [SIZE-1:0..