#11. 구조적모델링-모듈의 인스턴스(작성중)
Verilog/Verilog HDL강의정리(KOCW)
2023. 7. 29. 02:04
이제 실제 설계 구현단계에 들어가보도록 하자. 1. 모듈선언방식 앞선 글에서는 모듈 선언 방식은 다음과 같이 선언하였다. module test(a,b); input [1:0] a; output [1:0] b; reg [1:0] b; 이러한 모듈 선언은 다음과 같이도 선언이 가능하다. module test(input [1:0] a, output [1:0] b, reg [1:0] b); 앞에서의 모듈 선언은 선언부에 먼저 포트를 선언 하고 그 뒤에서 포트의 형식을 결정했다면, 두번째 모듈 선언 방식은 모듈 선언과 함께 포트목록을 함께 작성하는 방식을 의미한다. 두 방식 모두 가능하며, 설계자의 스타일에 따라 달라질 수 있다. (학교에서는 두번째 스타일을 선호하는 것 같았다.) 2. 구조적모델링-모듈을 인스턴..