#9. Verilog 문법-if 조건문, case문
Verilog/Verilog HDL강의정리(KOCW)
2023. 7. 24. 11:33
행위수준모델링에서 if문과 case문에 대해서 알아보도록 하겠다. 1. if 조건문 C언어에서의 if문과 거의 비슷한다. 조건을 만족할 경우 문장을 수행한다. 사용예시는 if(expression) statement_true; else statement_flase; 형태로 사용하게 된다. expression 조건이 참이면 statement_true문을 수행하고, 거짓이면 statement_false문을 사용하게 된다. statement에는 blocking, non-blocking 모두 사용 가능하다. 추가적으로, if 와 else가 짝이 맞아야 할 것을 권장한다.(else문이 생략되어도 회로가 합성될 수 있지만, 동작 오류가 발생할 수 있다.정확하게는 latch가 발생한다) 또한 if문이 중첩되어 있을 경..
