#1. Full adder(전가산기)
논리회로설계실험(VHDL)
2020. 10. 22. 00:04
앞으로 이 게시판에서는 논리회로설계실습에서 사용된 알고리즘과 코드에 대해서 설명할 예정입니다. 이용 프로그램은 Xillings를 이용합니다. 1. 배경이론 Full adder 1비트의 2진수를 3개를 더하는 논리회로입니다. 2개의 xy 값을 받고 carrin는 앞자리의 비트에서 carryout이 일어났을때 다음 자리로 자리올림을 하는 역할을 합니다. 일단 먼저 truth table을 통해 논리식을 알아봅시다. Truth table을 토대로, 논리식을 구성해본다. Sum의 경우, x, y, carryin(ci) 중 1이 1개나 3개가 1이어야 1이 나오고 그외에는 0으로 구성된다. 위 table에서 Sum이 1이 되는 4가지 경우를 논리식으로 나타내어 정리하면 S = x’y’ci + x’yci’ + xy’..
