#6. Gate-level modeling(게이트수준 모델링)
Verilog/Verilog HDL강의정리(KOCW)
2023. 7. 18. 00:52
Verilog에서는 4가지 설계기법이 존재한다. =====조합회로를 모델링하는 방법=============== 1. gate-level modeling : 게이트수준 모델링 2. Concurrnet assignment : 연속할당문(assign)문 활용 모델링 =====조합회로, 순차회로를 모델링 하는 방법 ======= 3. Behavioral modeling : 행위수준모델링 (Blocking/ Non blocking statement 활용) 4. Structural modeling : 구조적 모델링, 이미 만들어진 모듈들을 활용하여 모델링하는 기법 조합회로/순차회로 모델링 방법에 따른 구분은 절대적인 것은 아니다, 대체로 그렇게 사용된 다는 것이다. 그중에서도 이번 강의에서는 게이트 수준 모델링에 ..
