#12. Verilog 구조적 모델링-(2), 모듈 parameter/deparam문
Verilog/Verilog HDL강의정리(KOCW)
2023. 8. 9. 22:49
이번 글에서는 지난 글에서 이어서 구조적 모델링에 대해서 계속해서 알아보도록 하겠다. 이번 글에서는 parameter에 대해서 소개할 텐데, parameter은 SW에서 변수 역할을 하는 것과 비슷하다고 생각하면 되겠다. 회로 합성에 영향을 미치지 않지만, 코드 속에서 일정한 값을 배정받아 사용할 수 있도록 하는 것이다. parameter은 variable, net 범주에 속하지 않고, 모듈이 인스턴스 될때마다 값을 변경시킬 수 있다. 보통 비트수를 parameter로 선언하면, 어떤 기능을 하는 모듈을 만들때, 비트수를 자유롭게 조절해서 만들 수 있다는 장점이 있다. 예를 들어 가산기가 있다면, parameter 조절을 통해 1비트 가산기 혹은 4비트 가산기, 24비트 가산기 등등 를 자유자재로 par..
