공학이야기

1. 행위수준 모델링 앞에서 배운 연속할당문(assign문)의 경우 플립플롭이나 래치가 없는 형태의, 즉 데이터를 저장하지 못하는 형태의 조합논리회로를 작성하는데 사용되었다. 절차할당문의 경우, 조합회로와 순차회로 모두에서 쓰일 수 있으며, 테스트 벤치에서도 사용이 가능하다. 절차할당문의 경우 대표적으로 always 구문과 initial 구문(testbench)이 있으며, task, function 등의 구문도 가능하다. 1-1. always문 a먼저 always문을 사용하는 구문의 구조에 대해서 살펴보자 always [@(sensitivity_list)] begin blocking or nonblocking statement; end [@(sensitivity_list]) : 괄호안의 조건에 따라 be..

1. 연산자 Verilog에서는 위와 같은 연산자를 지원한다. 외운다기 보다는 자주 쓰이는 것을 위주로 확인하고, 그때그때 찾아서 쓸수 있기를 바란다. 위 표는 연산자의 우선순위를 나타낸 것이다. 역시 외우는 것이 아닌 그때그때 찾아서 쓸 수 있도록 하자 하나씩 뜯어 보도록 하자. 2. 산술연산자 위 표는 산술 연산자를 나타낸 것이다. 산술 연산자의 경우 X, Z가 포함된 경우에는 결과값이 X가 된다는 것을 기억해두자또한, 나누기와 나머지 연산자에서는 두번째 피연산자가 0 인 경우, 결과값은 X가 된다. 3. 관계 연산자 크기를 비교하는 관계 연산자이다. 결과값은 참(1) 거짓(0)으로 나오게 되며, 만약 피연산자에 X나 Z가 포함된 경우에는 결과값이 1비트 X가 된다. 또한 두 피연산자의 비트수가 다른..

1강 Verilog HDL의 소개에 관한 강의 1. 회로도 기반의 설계는 효율성이 떨어지기 때문에 Harware Description Language(HDL)기반으로 합성하여 회로를 만들게 됨. 이는 효율성측면에서 중요 2. 하드웨어 회로(디지털 회로)를 HDL로 설계함, 산업에서는 Verilog HDL과 VHDL로 나뉘게 됨. 3. C언어와 유사한 특성을 가지고 있으며, compact 한 코드 사이즈를 가짐 4. Verilog Design Tool(EDA Tool) 시뮬레이션(Simulation) 툴 : Verilog-XL, Modelsim... 합성(Synthesis) : Synopsis(Design Compiler), Altera, Quartus, Xilinx (ISE, Vivado) 등이 있음 5..

1. 배경이론이번 실습은 Counter을 설계하는 실습으로, 논리회로도에서 State machine을 사용합니다. 이진수로 1씩 증가하는 counter와 graycode상태로 1씩 증가하는 counter로 두가지 작동방식의 counter을 설계합니다. 기본적인 State machine에 대한 설명은 생략합니다.위 그림은 counter의 작동방식을 간단히 나타낸 그림입니다. 검은색화살표는 2진수 상태에서 입력이 1이 들어왔을 때, 이동하는 state를 알려주고, 빨간색 화살표는 gray code상에서 0과 1 입력에 따라 이동하는 state를 나타낸 것입니다. gray code와 이진수는 다음과 같습니다. 2. Counter VHDL 코드library IEEE;use IEEE.STD_LOGIC_1164.A..

모바일 화면에서는 텍스트가 깨질 수 있습니다. 1-1. 배경이론(FlipFlop) S-R 래치에서 클럭(Clock)이 포함된 형태로, 클럭값이 변할때만, 작동하는 회로로, 클럭값이 올라갈 때 작동하는 방식을 rising edge, 내려갈 때 작동하는 방식을 Falling edge라고 한다. 아래그림은 S-R FlipFlop의 회로도 이며, Rising edge 방식을 기준으로 만든 진리표이다. 앞의 SR래치와 값은 동일하지만, 클럭의 유무가 차이가 있다. S-R Flipflop의 회로도 FlipFlop의 진리표 1-2. 배경이론(ShiftRegister) FlipFlop을 여러 개 연결시켜, 값을 저장하는 회로가 Register이다. 그 중, 이번 실습은 shift Register을 구현한다. shift..

모바일 버전으로 볼 경우, 텍스트가 깨질수 있습니다. 데스크탑 버전으로 보시는 것을 추천드립니다.1. 배경이론 multiplexer는 입력값을 통해 출력값을 선택하는 기능을 하는 논리 회로입니다. 예를 들어 입력값을 000~111까지 지정할 수 있다면 총 8개의 출력값을 설정하여, 원하는 출력을 입력값에 따라 나타낼 수 있습니다. 아래 그림은 mux를 표현한 모식도입니다. 두가지 입력을 통해 출력을 결정하게 됩니다. 위 그림과 같이 input이 1비트면 0 과 1 두개의 출력이 가능케 됩니다. 따라서 2개의 출력을 선택할 수 있게 됩니다. 오늘은 이것을 VHDL코드로 구현해보겠습니다. 아래는 truth table과 식을 나타냈습니다. 2. Multiplexer 코드 이번 실습에서는 특별이 8-to-1의 ..

앞으로 이 게시판에서는 논리회로설계실습에서 사용된 알고리즘과 코드에 대해서 설명할 예정입니다. 이용 프로그램은 Xillings를 이용합니다. 1. 배경이론 Full adder 1비트의 2진수를 3개를 더하는 논리회로입니다. 2개의 xy 값을 받고 carrin는 앞자리의 비트에서 carryout이 일어났을때 다음 자리로 자리올림을 하는 역할을 합니다. 일단 먼저 truth table을 통해 논리식을 알아봅시다. Truth table을 토대로, 논리식을 구성해본다. Sum의 경우, x, y, carryin(ci) 중 1이 1개나 3개가 1이어야 1이 나오고 그외에는 0으로 구성된다. 위 table에서 Sum이 1이 되는 4가지 경우를 논리식으로 나타내어 정리하면 S = x’y’ci + x’yci’ + xy’..