#1. Verilog HDL 개요-(1)
Verilog/Verilog HDL강의정리(KOCW)
2023. 7. 3. 23:23
1강 Verilog HDL의 소개에 관한 강의 1. 회로도 기반의 설계는 효율성이 떨어지기 때문에 Harware Description Language(HDL)기반으로 합성하여 회로를 만들게 됨. 이는 효율성측면에서 중요 2. 하드웨어 회로(디지털 회로)를 HDL로 설계함, 산업에서는 Verilog HDL과 VHDL로 나뉘게 됨. 3. C언어와 유사한 특성을 가지고 있으며, compact 한 코드 사이즈를 가짐 4. Verilog Design Tool(EDA Tool) 시뮬레이션(Simulation) 툴 : Verilog-XL, Modelsim... 합성(Synthesis) : Synopsis(Design Compiler), Altera, Quartus, Xilinx (ISE, Vivado) 등이 있음 5..
