#3. Verilog HDL 개요 (3)- 테스트벤치

테스트벤치 모듈에 대한 이해

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1. 테스트벤치 모듈

HDL 모델을 시뮬레이션 하기 위한  Verilog 모듈을 의미, 입력등을 설정할 수 있다.

추후 사진 첨부

 

initial 문을 활용해서 1회만 돌도록 입력(initial 문은 합성에 이용되지 않음)

#50 : 지연시간 50ns

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2. Verilog 어휘 규칙

주석 : //, /*~*/로 활용

연산자 : 

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3. 수 표현

정수형 : 10,16,8,2진수가 있음, 

수를 나타내는 형식으로는 

[size_constant]`<base_format><number_value>

로 구성되며, 하나씩 살펴보면

[size_constant] : 값의 비트 크기, unsigned 10진수를 활용하며 생략가능함

<base_format> : X진수를 표현, 2진수는 b, 8진수는 o, 10진수는 d, 16진수는 h

<number_value> : 수를 표현

예시를 보면

2'b10

이 수를 해석해보면, 2비트 이고, 2진수로 , 10을 나타냄 이 된다.

하나 더 해석해보자.

8'bx01

이 수를 해석해보면, 8비트이고, 2진수(binary)를 쓰며, x01이다. 여기서 x 는 unknown으로 결정되지 않은 경우에 쓸 수 ㅣ있다. 혹은 0이든 1이든 관계가 없을때 쓸 수 있다. z인 경우에는 high impedence라고 하며, 연결되지 않은 상태를 의미한다.

3-1. 음수의 표현

음수의 경우에는 2의 보수 형식으로 표현 되게 되며, MSB가 부호의 의미를 가지게 됩니다.

 

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