#1. Verilog HDL 개요-(1)

1강 Verilog HDL의 소개에 관한 강의

1. 회로도 기반의 설계는 효율성이 떨어지기 때문에 Harware Description Language(HDL)기반으로 합성하여 회로를 만들게 됨. 이는 효율성측면에서 중요

2. 하드웨어 회로(디지털 회로)를 HDL로 설계함, 산업에서는 Verilog HDL과 VHDL로 나뉘게 됨.

3. C언어와 유사한 특성을 가지고 있으며, compact 한 코드 사이즈를 가짐

4. Verilog Design Tool(EDA Tool)

시뮬레이션(Simulation) 툴 : Verilog-XL, Modelsim...

합성(Synthesis) : Synopsis(Design Compiler), Altera, Quartus, Xilinx (ISE, Vivado) 등이 있음

5.  디지털 시스템 회로를 설계하는 과정

============전반부 설계(Front-end Design)=======================

(1) Design Specification : 설계사양 정하기

(2) Behavioral Modeling : High level modeling 이라고도 하며, C언어, Python  등으로 설계 가능성을 확인

(3) RTL level HDL Modeling : RTL이란 Register Transfer Level 이며, 이를 HDL 수준에서 modeling을 하고(소스코드), 기능검증을 하게 됨.

(4) Logic Synthesis : 합성을 통해 회로도를 만들게 됨(gate 수준)

 (5) Gate-level Verification : 타이밍도를 통해 기능검증을 하게 되고, 검증이 되지 않으면 다시 돌아가서 설계(소스코드 수정)

=========Back-end Design======================================

(6)-1 FPGA implementation : FPGA를 통해 실제 회로를 구현하는 방법 

(6)-2 : 제조공정을 통해 회로 구현 <=비용이 많이 들게 됨(실제 제품을 만드는 과정)