공학이야기

https://hdlbits.01xz.net/wiki/Main_Page HDLBits HDLBits — Verilog Practice HDLBits is a collection of small circuit design exercises for practicing digital hardware design using Verilog Hardware Description Language (HDL). Earlier problems follow a tutorial style, while later problems will increasingl hdlbits.01xz.net 예제들이 순차적으로 있고, 시뮬레이션 결과도 간이로 볼 수 있어서 추천, 여기정도 문제는 가볍게 풀 수 있다면, Verilog 문법은 큰 문..

계속해서 수정 될 글이며, 내용이 추가되는 대로 작성해보겠습니다. Verilog를 작성하기 위한 툴로 여러가지가 있습니다. 이번 글에서는 VS CODE를 사용할 때에 Verilog 툴들에 대해서 소개하고, 꾸준히 정보를 쌓아보려 합니다. 1. VS CODE 설치 https://code.visualstudio.com/ Visual Studio Code - Code Editing. Redefined Visual Studio Code is a code editor redefined and optimized for building and debugging modern web and cloud applications. Visual Studio Code is free and available on your favo..

이제 Verilog 문법을 모두 안다고 가정한 상태에서 여러가지 모듈들을 실습을 통해 만들어보도록 하자. 가장 먼저 해야할 것은 시뮬레이션을 돌리는 것인데, 만들어낸 verilog 코드를 테스트벤치를 통해 시뮬레이션을 한 후 회로를 합성하게 된다. 즉, 시뮬레이터와 합성기 이렇게 두가지 프로그램이 필요한데, 이번 글에서는 intel사에서 제공하고 있는 quartus를 활용하여 시뮬레이터를 먼저 설치해보도록 하겠다. 이 quartus를 설치하면 Modelsim 과 Quartums가 설치되는데, 여기서 Modelsim이 시뮬레이터 역할을 하게 된다 1. 설치링크 https://www.intel.com/content/www/us/en/software-kit/660907/intel-quartus-prime-li..

이전 글중에서 module 선언부에 대한 작성스타일에 대해 언급한 적이 있다. 이에 대해서 조금 더 찾아보니, 두가지 방식의 스타일이 있었고, verilog가 발전해 오는 과정에서 작성스타일이 변화한 것으로 알려져 있다. 1. Verilog-1995 syntax module adder(A, B, Cout, Sum)l input [3:0] A; input [3:0] B; output cout; output [3:0] sum; 2. ANSI(American National Standard institutional) C Style Verilog-2001 syntax module adder (input [3:0] A, input [3:0] B, output cout, output [3:0] sum); 이렇게 두..

행위수준모델링에서 if문과 case문에 대해서 알아보도록 하겠다. 1. if 조건문 C언어에서의 if문과 거의 비슷한다. 조건을 만족할 경우 문장을 수행한다. 사용예시는 if(expression) statement_true; else statement_flase; 형태로 사용하게 된다. expression 조건이 참이면 statement_true문을 수행하고, 거짓이면 statement_false문을 사용하게 된다. statement에는 blocking, non-blocking 모두 사용 가능하다. 추가적으로, if 와 else가 짝이 맞아야 할 것을 권장한다.(else문이 생략되어도 회로가 합성될 수 있지만, 동작 오류가 발생할 수 있다.정확하게는 latch가 발생한다) 또한 if문이 중첩되어 있을 경..

1. 행위수준 모델링 앞에서 배운 연속할당문(assign문)의 경우 플립플롭이나 래치가 없는 형태의, 즉 데이터를 저장하지 못하는 형태의 조합논리회로를 작성하는데 사용되었다. 절차할당문의 경우, 조합회로와 순차회로 모두에서 쓰일 수 있으며, 테스트 벤치에서도 사용이 가능하다. 절차할당문의 경우 대표적으로 always 구문과 initial 구문(testbench)이 있으며, task, function 등의 구문도 가능하다. 1-1. always문 a먼저 always문을 사용하는 구문의 구조에 대해서 살펴보자 always [@(sensitivity_list)] begin blocking or nonblocking statement; end [@(sensitivity_list]) : 괄호안의 조건에 따라 be..

1. 할당문 할당문에는 두가지 방법이 존재한다. 하나는 연속할당문, 나머지 한가지는 절차형 할당문이라고 한다. 하나씩 알아보도록 하자1-1. 연속할당문(Concurrent assignment) net형(wire) 객체에 값을 할당하는 방식으로, assign문을 활용한다. 할당 구문을 살펴보면assign [delay] net_assignments;[delay] : 앞서 봤듯이 #3 ,#5 이렇게 ns 단위로 delay를 설정할 수 있다.(생략가능) 연속할당문의 경우 우변의 값의 변화가 발생했을 때, 좌변의 객체에 값의 할당이 일어난다, 단순한 논리 표현으로 구성되는 조합회로 모델링에 사용하게 된다. 예시를 보면wire mynet; //wire 선언 assign mynet = enable & data; //..

Verilog에서는 4가지 설계기법이 존재한다. =====조합회로를 모델링하는 방법=============== 1. gate-level modeling : 게이트수준 모델링 2. Concurrnet assignment : 연속할당문(assign)문 활용 모델링 =====조합회로, 순차회로를 모델링 하는 방법 ======= 3. Behavioral modeling : 행위수준모델링 (Blocking/ Non blocking statement 활용) 4. Structural modeling : 구조적 모델링, 이미 만들어진 모듈들을 활용하여 모델링하는 기법 조합회로/순차회로 모델링 방법에 따른 구분은 절대적인 것은 아니다, 대체로 그렇게 사용된 다는 것이다. 그중에서도 이번 강의에서는 게이트 수준 모델링에 ..

1. 연산자 Verilog에서는 위와 같은 연산자를 지원한다. 외운다기 보다는 자주 쓰이는 것을 위주로 확인하고, 그때그때 찾아서 쓸수 있기를 바란다. 위 표는 연산자의 우선순위를 나타낸 것이다. 역시 외우는 것이 아닌 그때그때 찾아서 쓸 수 있도록 하자 하나씩 뜯어 보도록 하자. 2. 산술연산자 위 표는 산술 연산자를 나타낸 것이다. 산술 연산자의 경우 X, Z가 포함된 경우에는 결과값이 X가 된다는 것을 기억해두자또한, 나누기와 나머지 연산자에서는 두번째 피연산자가 0 인 경우, 결과값은 X가 된다. 3. 관계 연산자 크기를 비교하는 관계 연산자이다. 결과값은 참(1) 거짓(0)으로 나오게 되며, 만약 피연산자에 X나 Z가 포함된 경우에는 결과값이 1비트 X가 된다. 또한 두 피연산자의 비트수가 다른..

2강 : Verilog HDL의 모듈과 모델링 예시, 어휘규칙 1. C언어와 HDL의 차이 HDL은 회로설계를 하는 언어임, 합성을 통해서 회로도가 만들어지고, 기능을 동일하다 하더라도 회로의 성능은 달라질 수 있음. C언어는 SW프로그램을 만드는 언어임. 따라서, HDL의 경우 HW를 설계하는 언어임에 유의해서 코드를 짜야함 2. Verilog HDL 구문 (1) 논리합성 구문 : assign, if~else, case, for, always (2) Simulation 구문 : initial, $finish $fopen (3) Library를 개발하는데 쓰는 구문 : table, specify, $width 3. Verilog HDL의 모듈 모듈이란? : 기본설계 단위라고 이해하면 됨 모듈은 위와 같은..