공학이야기

2. Parameter variable 또는 net 범주에 속하지 않는 상수값, SW 코딩에서의 변수와 비슷한 역할이라 보면 됨

테스트벤치 모듈에 대한 이해 1. 테스트벤치 모듈 HDL 모델을 시뮬레이션 하기 위한 Verilog 모듈을 의미, 입력등을 설정할 수 있다. 추후 사진 첨부 initial 문을 활용해서 1회만 돌도록 입력(initial 문은 합성에 이용되지 않음) #50 : 지연시간 50ns 2. Verilog 어휘 규칙 주석 : //, /*~*/로 활용 연산자 : 3. 수 표현 정수형 : 10,16,8,2진수가 있음, 수를 나타내는 형식으로는 [size_constant]` 로 구성되며, 하나씩 살펴보면 [size_constant] : 값의 비트 크기, unsigned 10진수를 활용하며 생략가능함 : X진수를 표현, 2진수는 b, 8진수는 o, 10진수는 d, 16진수는 h : 수를 표현 예시를 보면 2'b10 이 수..

2강 : Verilog HDL의 모듈과 모델링 예시, 어휘규칙 1. C언어와 HDL의 차이 HDL은 회로설계를 하는 언어임, 합성을 통해서 회로도가 만들어지고, 기능을 동일하다 하더라도 회로의 성능은 달라질 수 있음. C언어는 SW프로그램을 만드는 언어임. 따라서, HDL의 경우 HW를 설계하는 언어임에 유의해서 코드를 짜야함 2. Verilog HDL 구문 (1) 논리합성 구문 : assign, if~else, case, for, always (2) Simulation 구문 : initial, $finish $fopen (3) Library를 개발하는데 쓰는 구문 : table, specify, $width 3. Verilog HDL의 모듈 모듈이란? : 기본설계 단위라고 이해하면 됨 모듈은 위와 같은..

1강 Verilog HDL의 소개에 관한 강의 1. 회로도 기반의 설계는 효율성이 떨어지기 때문에 Harware Description Language(HDL)기반으로 합성하여 회로를 만들게 됨. 이는 효율성측면에서 중요 2. 하드웨어 회로(디지털 회로)를 HDL로 설계함, 산업에서는 Verilog HDL과 VHDL로 나뉘게 됨. 3. C언어와 유사한 특성을 가지고 있으며, compact 한 코드 사이즈를 가짐 4. Verilog Design Tool(EDA Tool) 시뮬레이션(Simulation) 툴 : Verilog-XL, Modelsim... 합성(Synthesis) : Synopsis(Design Compiler), Altera, Quartus, Xilinx (ISE, Vivado) 등이 있음 5..

KOCW의 신경욱 교수님 강좌를 활용하여 정리해볼 예정. 기본적인 Verilog 문법은 알고 있지만 이를 정리하여 프로젝트로 연결해볼 계획을 가지고 있음. http://www.kocw.net/home/cview.do?cid=56d5221ba0d07375 HDL설계 - Verilog HDL 및 Vivado 실습본 강좌는 1) Verilog HDL의 기본 문법과 Verilog HDL을 이용한 디지털 회로 모델링 방법, 2) Xilinx Vivado 툴을 이용한 설계, 검증(시뮬레이션), 구현 과정에 대한 실습, 3) FPGA Design Kit 를 이용한 하드웨어 www.kocw.net강의 사이트는 이곳 또한 그 외 참고자료는 https://www.chipverify.com/verilog/verilog-sy..